LACE：基于大语言模型的多智能体框架，用于敏捷 RISC-V 指令扩展

LACE 是一个由 LLM 辅助的多智能体框架，用于 RISC-V 指令集扩展的敏捷开发。它将自然语言指令意图转换为两级中间表示，执行检索引导的局部 RTL 编辑，并使用 riscv-formal 检查流程闭环验证。在四个嵌入式 RISC-V 核心上，pass@1 生成准确率从接近零提升至 72.8%，代码已开源。

此前 RISC-V 指令集扩展（ISAX）的实现和验证在不同内核间进展缓慢且碎片化，需要针对每个内核进行接口适配，差分测试在微架构或 ISAX 变化时经常失效。LACE 通过多智能体工作流和两级 IR，显著提高了生成准确率（从近零到 72.8%），减少了集成返工，为指令扩展的自动化提供了新路径。

LACE 将自然语言意图分解为操作级和 HDL 任务级两级 IR，便于 LLM 理解和生成 RTL 代码。它采用检索引导的局部编辑，避免对整个仓库的全局修改。验证使用与编译器无关的 riscv-formal 流程，依赖 RVFI 或插桩，确保微架构或 ISAX 变化后仍可进行一致性检查。这种闭环设计提高了生成和验证的可靠性。

对于采用 RISC-V 架构的产品团队，LACE 可能大幅缩短自定义指令扩展的开发周期，减少人工编码和调试成本。它降低了跨内核移植和验证的复杂度，使硬件研发能更快响应工作负载需求。但需注意其有效性依赖 RVFI 或插桩支持，且当前评估限于嵌入式核心。

• 将 LACE 集成到 RISC-V 内核开发流程中，作为指令扩展的自动化助手，从自然语言需求直接生成 RTL 代码。
• 基于 LACE 构建内部工具，用于快速评估新指令对现有内核的性能影响，减少人工原型设计。
• 将 LACE 的核心技术用于其他指令集架构的扩展开发，形成通用硬件敏捷开发平台。
• 开源 LACE 代码，吸引社区贡献更多核心适配和测试用例，扩大其适用性。

• LACE 在复杂或非嵌入式 RISC-V 核心上的泛化性能尚未被证据确认。
• 72.8% 的 pass@1 准确率是否依赖特定的评测数据集或配置，证据未提供细节。
• LLM 的推理成本和延迟在工业级应用中的可接受性未知。
• 流验证对 RVFI 或插桩的依赖在真实芯片设计中的适用性有待验证。